• Chapter 14 - Frequency Response

    The Frequency response of a circuit is the variation in its behavior with change in signal frequency.

    Transfer Function

    The transfer function H(ω) of a circuit is the frequency-dependent ratio of a phasor output Y(ω) to a phasor input X(ω)

    H(ω)=Y(ω)X(ω)

    Y and X can either be voltage or current Hence 4 types of transfer function

    Voltage gain: Vo(ω)Vi(ω)

    Current gain: Io(ω)Ii(ω)

    Transfer impedance: Vo(ω)Ii(ω)

    Transfer admittance: Io(ω)Vi(ω)

    Screen Shot 2023-02-20 at 11.49.07 PM

    Polynomial expression

    H(ω)=N(ω)D(ω)

    N和D分别为由Y和X简化后得到的两个多项式

    其中,N(ω)=0 的根被叫做"zeros"(H(ω)=0),represented as jω=z1,z2,...

    其中,D(ω)=0 的根被叫做"poles"(H(ω)=),represented as jω=p1,p2,...

    常用s替换jw来避免进行complex algebra,最后再替换回去

    Transfer function 实际是由电路的differential equation 进行 Laplace Transform 后得到的式子

    Decible Scale

    Bel

    Used to measure the ratio of two levels of power, called power gain G

    G=Number of bels=log10P2P1

    Decible - 1/10 of a bel

    GdB=10log10P1P2

    Assume R1=R2

    P=V2/RGdB=10log10V22/R2V12/R1=20log10V2V1

    P=I2RGdB=10log10I22R2I12R1=20log10I2I1

    正是因为平方的关系,Gain的log前面才是20这个比较奇怪的数字

    Screen Shot 2023-02-21 at 11.22.23 PM

    Bode Plots

    Bode plots are semilog plots of the magnitude(in decibles) and phase(in degrees) of a transfer function versus frequency.

    semilog plot: 一个坐标轴是log scale,另一个是linear

    decibles: 指每格增长10倍,所以是semilog plot

    bode plots就是两个图,横坐标都是angular frequency in decibles(ω=2πf),分别是Hωϕω 图像

    这两个图分别对应着transfer function H(ω)的magnitude 和 phase

    使用decible 表示H: HdB=20log10H

    常见的gain

    Magnitude HHdB=20log10HPout/Pin
    1/2-31/2
    101
    232

    Standard Form of Transfer Function

    H(ω)=K(jω)±1(1+jω/z1)[1+j2ζ1ω/ωk+(jω/ωk)2](1+jω/p1)[1+j2ζ2ω/ωn+(jω/ωn)2]
    Constant Term - H(ω)=K

    H=20log10K,ϕ=0 常量没有虚部,不影响phase,也不随频率变化

    Screen Shot 2023-02-22 at 12.04.51 AM

    Zero/Pole at the origin - (H(ω)=(jω)N)

    For H(ω)=jωH=20log10(jω)2=20log10ω,ϕ=90°

    For H(ω)jωH=20log10ω,ϕ=90°

    Generalize 之后,对于H(ω)=(jω)NH=20NdB/decade, ϕ=90N°

    Screen Shot 2023-02-22 at 12.04.34 AM

    Simple Zero/Pole - (H(ω)=(1+jω/z1)N)

    最简单的情况, H(ω)=(1+jω/z1), 即N= 1时,由复数的性质可得

    HdB=20log1012+(ω/z1)2

    ϕ=atan(ω/z1)

    我们用linear approximation来绘制这两个图

    Screen Shot 2023-02-22 at 12.14.38 AM

    ω=z1时,HdB=20log102=3dB, ϕ=atan(1)=45°

    Generalize之后,对于double zero(N = 2),或任意N,有

    Screen Shot 2023-02-22 at 12.17.03 AM

    Quadratic Zero/Pole - (H(ω)=[1+j2ζω/ωk+(jω/ωk)2]N )

    注意,double pole - (1+ω/p1)2 有别与quadratic pole,重点就在 damping factor - ζ

    ?(*具体是什么不知道,长大后在学习)

    对于不同的ζ值,绘制出来的图像也不一样,我们使用ζ=1时的图像来进行linear approximation,此时

    H(ω)=1+j2ω/ωk+(jω/ωk)2=(1+jω/ωk)2

    图像与double zero一样,N = 2, H斜率为40dB/decade,ϕ斜率为90°

    Screen Shot 2023-02-22 at 12.21.43 AM

    这个是pole的图像, H(ω)=[1+j2ζω/ωk+(jω/ωk)2]1

    Zeros cause an increase in slope

    Poles cause a decrease

    从数学上可以看出来,因为pole在分母上,但为什么会有这种behavior还需要对transfer function有更深入的理解?

    Screen Shot 2023-02-22 at 12.23.56 AM

    Resonance

    https://ocw.mit.edu/courses/6-071j-introduction-to-electronics-signals-and-measurement-spring-2006/5bcec4bfba5f2e99754b77509e9e7ab4_resonance_qfactr.pdf

    Resonance is a conduction in an RLC circuit in which the capacitive and inductive reactances are equal in magnitude, thereby resulting in a purely resistive impedance (The imaginary part of the transfer function is 0)

    Resonance occurs in any system that has a compliex conjugate pair of poles.(?)

    The frequency that satifisfies the condition Im(H(ω0))=0 is called the resonant frequency(ω0)

    Series Resonance

    任何series circuit都可以变成RLC串联的形式

    Screen Shot 2023-02-22 at 5.17.54 PM

    Z=H(ω)=VSI=R+jωL+1jωC

    Im(Z)=ωL1ωC=0ω0L=1ω0Cω0=1LCrad/s

    ω=2πff0=12πLCHz

    注意频率单位,Hz为频率,弧度为角速度

    Half-Power Frequency

    The dissipated power is half the maximum value

    Average (active) power dissapated by the circuit

    active power(P) 指电路中电阻(R)消耗的能量(有功功率)

    与之对应的是reactive power(Q) (无功功率)

    Apprant Power S2=Q2+P2

    在实数域上

    p(t)=VR(ω)cos(ωt)IR(ω)cos(ωt)=VRIRcos2(ωt)=12VRIR

    VR,IR 分别是R的电压和电流函数的amplitude

    P(ω)=1π0πcos2(ωt)dtVRIR

    当resonance时功率最大,此时I=Vm/R最大功率为Pmax(ω)=12I2R=12Vm2R

    P(ω1)=P(ω2)=Vm24R=(Vm/2)22R

    因此,当V=Vm/2时得到ω1,ω2

    Screen Shot 2023-02-22 at 5.46.01 PM

    图中的R代表电阻的R,不是当时电路总阻抗的R值

    那么电路总阻抗的R值应该变为Rtotal=2R

    求解R2+(ωL1ωC)2=2R

    ω1=R2L+(R2L)2+1LC

    ω2=R2L+(R2L)2+1LC

    ω0=ω1ω2

    resonant frequency is the geometric mean of the half-power frequencies

    Bandwidth B - difference betwee half-power frequencies

    B=ω2ω1=RL

    Quality Factor(Q)

    Reactive Power也是Q,但此Q非彼Q

    The Quality Factor relates the maximum energy stored to the energy dissipated in the circuit per cycle of oscillation at resonance

    Q=2πPeak energy storedEnergy Dissipated

    Peak Energy stored: Emax=12IL2L+12VC2C

    Let VC=Asin(ωt)IL=Cdvdt=ωCAcos(ωt)

    Emax=12(ω2C2A2cos2(ωt)+A2sin2(ωt))

    带入ω0=1LC

    Emax=12CA2

    Edissipate=02π/ωI2Rdt=IL2R02π/ωcos2(ωt)dt=IL2R02πcos2(u)ω0du=I)2Rπ/ω0=ω0C2A2Rπ

    Q=2π12CA2ω0C2A2Rπ=1CRω0=ω0LR

    因此

    B=RL=ω0Q

    Q与B成反比,因此Q越大,selectivity越小

    The selectivity of an RLC circuit is the ability of the circuit to respond to a certain frequency and discriminate against all other frequencies.

    VC,VL实际电压

    在谐振电路中,电容和电感上的电压可以远大于输入电压

    |VL|=|IL|ZL=|I|ω0L=VmRω0L=XLR=QVm

    |VC|=|IC|ZC=|I|/ω0C=VmRω0C=XCRVm=QVm

    两个元件上的实际电压都可能大于电源电压

    在串联谐振电路中,XC=XL (就是之前的ω0L=1ω0C)

    由于电容和电感的特性,电感让电流比电压lead 90,电容让电压比电流lead 90,最后结果就是两个抵消了,电感和电流上电压大小相同,phase相差180度VL=VC

    High-Q circuits

    When quality factor Q10, we call the circuit High-Q Circuit. For all pratical purposes, the half-power frequencies are symmetrical aronud the resonant frequency, and can be approximated as:

    ω1ω0B2

    ω2ω0+B2

    Screen Shot 2023-02-22 at 7.56.56 PM

    红色和绿色分别代表XC,XL

    橙色是H(ω) (令R = 1, C = 0.4, L = 1, V_m = 5),蓝色是|I|

    ω<ω0时,容性阻抗更大,电路呈现容性

    ω>ω0时,感性阻抗更大,电路呈感性

    可以看到这个电流函数其实是不对称的,是由于我们的Q不够大,可以想象当Q足够大时,ω1,ω2基本对称

    Parallel Resonance

    一个道理,不过这次改用admittance,之前电压的关系现在变成了电流的关系

    Screen Shot 2023-02-22 at 7.40.46 PMScreen Shot 2023-02-22 at 7.41.25 PM

    Y=H(ω)=IV=1R+jωC+1jωL

    Im(Y)=ωC1ωL=0ω0C=1ω0Lω0=1LCrad/s

    注意,这里根series不一样,C和L互换了位置,因为Y = 1/Z

    电感和电容两个构成回路,对整个电路来说像是断路

    IL=IC

    |IL|=|IC|=QIm

    由于H(ω)这次与上次不同,half-power frequency, B, Q的计算方式都有所不同

    ω1=12RC+(12RC)2+1LC

    ω2=12RC+(12RC)2+1LC

    B=ω2ω1=1RC

    Q=ω0/B=ω0RC=Rω0L

    我们可以只记Q的不同,剩下的用Q来表示

    B=ω0/Q

    ω1,ω2=ω01+(12Q)2±ω02Q

    CharacteristicSeries CircuitParallel Circuit
    Resonant Frequency(ω0)1LC1LC
    Quality factor(Q)1CRω0=ω0LRω0RC=Rω0L
    Bandwidth(B)ω0/Qω0/Q
    Half-power frequencies(ω1,ω2)ω01+(12Q)2±ω02Qω01+(12Q)2±ω02Q
    For Q10,ω1,ω2ω0±B2ω0±B2

    Passive Filters

    A Filter is a circuit that is designed to pass signals with desired frequencies and reject or attenuate others.

    A filter is a passive filter if it consists of only passive elements R, L and C.

    A filter is an active filter if it consists of active elements.

    Low-pass Filter & High-pass filter

    在filter中, cutoff frequency(ωc)对应half-power frequency, also called rolloff frequency

    Screen Shot 2023-02-22 at 8.34.48 PM Screen Shot 2023-02-22 at 8.35.01 PMScreen Shot 2023-02-22 at 8.35.41 PM

    两种filter用的是同一个电路,这个RC电路中,电阻上的电压是高频电压(高频电流流过了capacitor,在电阻产生电压)

    电容上是低频电压(低频的信号由于无法跨过电阻在电阻两端产生电压)

    Low pass: H(ω)=VoVi=1/jωCR+1/jωC=11+jωRC

    High pass: H(ω)=VoVi=RR+1/jωC=jωRC1+jωRC

    ωc=1/RC

    Band-pass Filter & Band-stop filter

    Screen Shot 2023-02-22 at 8.40.28 PM Screen Shot 2023-02-22 at 8.41.19 PMScreen Shot 2023-02-22 at 8.43.44 PM

    使用resonance circuit,电流的图像刚好符合我们的需求,电阻上的电压是band-pass, 电容和电感上的电压是band-stop

    H(ω)=VoVi=RR+jωL1/ωC)

    H(ω)=VoVi=jωL1/ωC)R+jωL1/ωC)

    ω0=1/LC

    ω1,ω2=±R2L+(R2L)2+1LC

    Band-pass 无法使用一个low-pass串联一个high-pass,因为后面的circuit会load前面的circuit,最终结果会与预期不同。下面可以看到是用op amp可以实现电路隔离。事实上,使用active filter的一大好处就是可以不使用电感(占用PCB空间)

    Type of filterH(0)H(ωc),H(ω0)H()
    Low-pass11/20
    High-pass01/21
    Band-pass010
    Band-stop101

    在面对一个未知电路时,如果不知道它是什么类型的filter,可以通过对应上面这个table来决定

    Active Filters

    Active Filter 特性

    1. 可以有大于1的gain,向电路中增加能量

    2. 不需要电感

    3. passive filter在低频perform poorly

    不过Active filters are less reliable and less stable. Pratical limit is about 100kHz, 工作频率要低于次频率。

    General first-order active filter (order = number of poles)

    Screen Shot 2023-02-22 at 8.52.24 PM

    First Order Low-Pass Filter

    Screen Shot 2023-02-22 at 8.52.37 PM

     

    H(ω)=VoVi=RfRiRf/jωCfRf+1/jωCf=RfRi11+jωCfRf

    ωc=1RfCf

    First Order High-Pass Filter

    Screen Shot 2023-02-22 at 8.57.27 PM

    H(ω)=RfRi+1/jωCi=jωCiRf1+jωCiRi

    ωc=1RiCi

    注意,这里不是没有了Rf/Ri 的gain,而是无法从分母提出来,但其实当ω变大时,H(ω)趋向于Rf/Ri

    Band-Pass Filter

    Screen Shot 2023-02-22 at 9.02.08 PM

    Screen Shot 2023-02-22 at 9.02.17 PM

    H(ω)=VoVi=(11+jωC1R)(jωC2R1+jωC2R)(RfRi)=RfRi11+jωC1RjωC2R1+jωC2R

    Low-pass section: ω2=1RC1

    High-pass section: ω1=1RC2

    有了这两个,我们就能算剩下的

    ω0=ω1ω2, B=ω2ω1, Q=ω0/B

    使用Standard form化简H得到

    H(ω)=RfRijω/ω1(1+jω/ω1)(1+jω/ω2)

    带入ω0=ω1ω2

    passband gain : K=|H(ω0)|=RfRiω2ω1+ω2

    最后的inverter不是为了invert,而是像图中所说的provde gain。事实上,在经过inverter前,信号是跟原来的phase一样的,只是没有RfRi的gain

    Band-Reject Filter (Notch Filter)

    Screen Shot 2023-02-22 at 9.14.55 PM

    Screen Shot 2023-02-22 at 9.15.04 PM

    H(ω)=RfRi(11+jω/ω2+jω/ω11+jω/ω1)=RfRi(1+jω/ω1)2(1+jω/ω2)(1+jω/ω2)

    ω趋近于0和无穷大时, H(ω) 趋近于RfRi

    ω0时,带入H(ω)可得到

    K=|H(ω)|=RfRi2ω1ω1+ω2

    Scaling

    Magnitude Scaling is the process of increasing all impedances in a network by a factor, the frequency response remaining unchanged

    Frequency Scaling is the process of shifting the frequency response of a network up or down the frequency axis while leaving the impedance the same

    Varible NameMagnitude ScalingFrequency ScalingScaling Together
    ResistorR=KmRR=RR=KmR
    InductorL=KmLL=L/KfL=KmKfL
    CapacitorC=C/KmC=C/KfC=1KmKfC
    Angular Freqω=ωω=Kfωω=Kfω

    When scaling together:

    ω0=Kfω0

    B=ω2ω1=Kfω2Kfω1=KfB

    Q=Q

     

    Diodes

    Ideal Diode

    名副其实的理想二极管,要么导通(on, turn-on, forward bias),要么不导通(off, turned-off, reverse bias)

    Ideal Model 适合快速分析二极管的通断

    image-20230404195120664 image-20230404195038418

    Junction Diodes

    使用pn结制成的二极管通常会有如下i-v characteristic

    image-20230404195505184

    Forward-Bias region

    i=IS(ev/VT1)

    IS: saturation current/ scale current, strong function of temperature

    VT: thermal voltage

    Is directly proportional to the cross-sectional area of diode

    For small signal diodes, Is is in the order of 1015A. It doubles in value for every 5°C rise in temperature

    VT=kTq=0.0862T(mV)

    k = Boltzmann's constant = 8.62e-5 eV/K T = absolute temperature q = magnitude of electronic charge = 1.6e-19

    Usually use the 20 Celcius, VT25mV V2V1=VTlnI2I1=2.3VTlogI2I1

    image-20230404200828187

    Voltage drop decreases about 2mV per 1 Celcius temparature increase. (可以用来做温度计)

    Reverse-Bias Region

    沿用上面的公式,在v < 0时,可以近似为iIS

    reverse current主要源于leakage effect,受到pn结横截面积影响,但与IS对于温度的相关性不大相同

    reverse current doubles for every 10°C rise in temperature (IS5°C)

    Breakdown Region

    二极管的反向击穿,当电流低于Breakdown Voltage VBR时,电流突然变大

    https://www.bilibili.com/video/BV1S34y167Ck/

    Avalanche Breakdown 雪崩击穿

    电子将共价键中的电子创出来,被创出来的电子又去创其它的,像核裂变一样导致载流子增多

    一般用于由较小变化引发较大电流的场景,比如感光器件

    Zener Breakdown 齐纳击穿

    耗尽层较薄,中间电场较大,电子得到足够能量破坏共价键

    一般齐纳击穿所需反向电压较小,VBR<5V, 雪崩击穿较大,VBR>8V,在中间这里可能会有两种击穿共存

    两种击穿都是可逆的,不过雪崩击穿由于电压很大,不控制住电流可能会导致烧掉二极管

    image-20230404222222537 image-20230404222240020

    稳压二极管 - Zener Diode

    通过zener breakdown来钳位电压,适合小功率负载

    image-20230404222346084

    VZK: The voltage of onset of zener operation, IZK is the current at that point

    在Q点附近(Q点为测试点,测试电压为VZT),i-v几乎呈线性,等效电阻为rz, 该直线延长线交x轴于VZ0,此时二极管两端电压为VZ=VZ0+rzIZ(参考上面等效电路图)

    The temperature coefficient of zener voltage VZ is commonly known as temco, and expressed in mV/°C

    Shunt regulators

    regulator circuit appears in parallel(shunt) with the load

    image-20230405032302564

    Diode Models

    Ideal model - 上面提到了,一般只用来测通断

    Exponential Model

    VDD>0.5V,此时二极管电流I>>IS,因此之前公式可以近似为I=ISeVD/VT (后面剪掉的IS被忽略了)

    由于exponential model不是线性的,所以一般用图像法,或者interative analysis来求得方程组的解

    image-20230404224237737

    Constant voltage drop model

    然而,一般情况下这种分析很耗时,所以观察二极管伏安特性曲线,在V>0.5V时开始快速上涨,V 在 0.6-0.8之间时,电流上涨速度很快。因此,我们假定二极管的压降为固定的0.7V

    image-20230404224525886 image-20230404224535321

    也因为这个性质,可以用二极管来钳位0.7V电压

    Small Signal Model

    当电路的交流signal很小时,二极管近似工作在线性区域

    我们将电压分为直流部分和交流部分,vD(t)=VD+vd(t)

    那么可以近似为二极管在Q点的切线上工作

    image-20230405030156257

    Q点为quiescent point,是只有直流部分时造成的i-v,满足ID=ISeVD/VT

    那么iD(t)=ISe(VD+vD(t))/VT=IDevD(t)/VT

    vD(t)/VT<<1时,我们可以对原式进行泰勒展开iD(t)ID(1+vD(t)VT)

    这个叫做small-signal approximation,usueally valid when vd<5mV (VT is usually 25mV)

    此时的等效电阻small-signal resistance rd= 1/small-signal conductance = 1/[iDvD]iD=ID=VT/ID

    image-20230405032049663

    Rectifier Circuits

    image-20230405032753586

    Half-Wave Rectifier

    VD=0.7V

    Peak inverse voltage PIV=vs

    一般选元器件时选择50% greater than PIV

    image-20230405033106178 image-20230405033114006 image-20230405033122507

    Full-Wave Rectifier

    需要center-tapped到变压器线圈中间

    VD=0.7V

    PIV=vo+vs=2vsvD,需要承受更大的反向电压

    image-20230405033551788 image-20230405033556690 image-20230405033603056

    Bridge Rectifier

    优势时不用center-tapped到变压器中间,同时相比full-wave只需要一半线圈

    缺点是vo=vs2VD,中间有两个diode的压降

    假设D1, D2导通,那么VD4=vsvD2,VD3=vo+vD2

    PIV=VD4=VD3=VsVD

    image-20230405033737062 image-20230405033742987

    Peak Rectifier

    使用一个filter capacitor来将电压维持在最高点

    image-20230405034945810

    Ripple Voltage

    当波形为负时,右半部分构成RC电路,持续放电,因此我们希望RC>>T来保证每个周期之间的压降(ripple voltageVr)不会太大,RC电路的特性满足

    vo=Vpet/RC

    当R = 0时,电路没有负载,电压会一直稳定在Vp

    而在这个rectifier里,t = T

    VpVr=vo=VpeT/RC

    因为RC >> T,T/RC<<1进行泰勒展开近似后得到Vr=VpVp(1TRC)=VpTRC=VpfRC=ILfC

    Charge

    在电容放电时,电流恒定,而放电时间为第一次达到Vp 到 第二次碰到正弦波的时间(或者理解为T - 充电时间)

    令充电时间 = Δt

    Vpcos(ωΔt)=VpVr

    因为充电时间相对T来说很短,ωΔt=2πΔtT<<1,可以使用泰勒近似

    Vp(1(ωΔt)2/2)=VpVrΔt=T2π2VrVp

    Qsupplied=iC(average)Δt(iD(average)IL)T2π2VrVp

    根据电容特性,并且在充电期间也在持续放电(IL恒定)

    Qlost=CVr=ILT

    根据电荷守恒,Qsupplied=Qlost

    (iD(average)IL)T2π2VrVp=ILT

    iD(average)=IL(1+π2VpVr)

    根据电路,iD=CdvIdt+iL

    而充电最快时应为一开始充电时(假定t=0时在电压最高值,t=Δt)

    vI=Vpcos(ωt)

    dvIdt=Vpωsin(ωt)

    由上面Qlost公式得到C=ILTVr 那么 at t=Δt

    iD(max)=CdvIdt+iL=ILTVrVpωsin(ωΔt)+IL

    使用泰勒展开近似

    iD(max)=IL(1+VpVr2πωω(ωΔt))=IL(1+2πVpVr2VrVp)=IL(1+2π2VpVr)

    可以看到当 Vr<<Vp时,根号中的数字很大,2iD(average)iD(max) max current在选择二极管型号时是重要参数

    Full-wave peak rectifier

    与half-wave推导过程相同,只不过原来的一周期,现在能充电两次,因此现在的周期是T/2

    Vr=Vp2fRC

    Δt相同,但现在Qlost为原来的1/2 (每周期冲两次电)

    Qlost=CVr=ILT/2

    因此两个公式变为

    iD(average)=IL(1+πVp2Vr)

    iD(max)==IL(1+2πVp2Vr)

    跟之前的根号项相比为1/2

    Peak detector

    通过相似的电路,可以得到由正弦波携带的信号

    这里面正弦波叫做carrier,可以通过不同的频率来区分不同的信道

    image-20230405044725149

    Percision Half-Wave Rectifier - Superdiode

    使用一个运放来补上二极管的压降,达到理想二极管的伏安曲线

    image-20230405034623726

    Other Diode Applications

    Clamped Capacitor and Bootstrapping (dc restorer)

    使用peak rectifier,但取二极管的电压

    这样输出电压会是二极管的PIV,而正向导通时会将输出的最低电压拉到0V,因此这个电路能将交流电最低点呀拉高/拉低到0V,使其直流的共模信号为Vdc=Vpp/2,因此也叫dc restorer

    image-20230405172736656

    这个图的VI产生的就是方波,不是这个电路转换成的方波

    这个电路在PWM Pulsewidth Modulation时会被用来将电压拉到0V以上,然后在后面接上一个RC电路来得到平均电压。

    Bootstrapping Circuit

    在输出接上一个电源,这样可以把低压拉到任意位置

    image-20230405172745017

    Voltage Doubler

    前半部分是clamped capacitor,后面接上一个peak rectifier,可以使输出的直流电压为vo=2vp

    image-20230405172041453 image-20230405172047246

    Varactors

    在反向区域由于pn结的特性,导致二极管有一定的电容Cj,而这个容值跟反向电压VR相关,因此可以做成voltage-variable capacitors

    Photodiodes

    在reverse bias状态下工作。当受到光的刺激时,电子获得能量,P区和N区会产生新的电子-空穴对,使得区域少子浓度增加。而少子可以通过耗尽层,导致产生少量的漏电流。

    The responsivity R is the reverse current produced per watt of incident light power iP=RP

    在黑暗条件下,会有一个最小漏电流dark current ID,同时二极管也有自身的junction capacitance Cj,与VD相关。

    image-20230405171512694 image-20230405171521154 image-20230405171529115

    不同材质的半导体产生电子-空穴对的能量需求不同,因此会吸收不同波长的光(不同颜色的感光)。通常情况下,direct band gap semiconductors对光更敏感,相比于indirect band gap semiconductors可以用更细的耗尽层来感光(感光时间也更短)。

    利用雪崩击穿的photodiodes对光线十分敏感。Biased around their reverse breakdown voltage,因此一个光子足以引发雪崩击穿,产生大量电流。

    如果不在reverse bias下工作,那么photodiodes就是太阳能板,受到光照会产生电压

    LED

    电子从导带落回到价带时会产生能级跃迁,使用不同的本征半导体材料代替硅可以让改变这个能量的大小,也可以让这个过程释放光子(direct band gap semiconductors)而不是热能(indirect band gap semiconductors,电子在落回空穴时会有中间态)

    由于材料变化,二极管的压降也随材质改变,光的波长越短,需要能量越多

    红色 GaP LED压降1.8V,蓝色 GaIn LED压降2.5-4.0V

    归根结底LED是二极管,所以使用时一定要加一个限流电阻防止电流过大(一般commerical LED会有内置电阻)

    MOSFETS

    image-20230405213728134 image-20230405213741369

    结构如图所示

    Operation with Zero Gate voltage

    正常情况下,Drain 与 Source之间相当于串联了两个pn结二极管,方向相反,因此无法导通(1012的数量级)

    Creating a Channel for current flow

    image-20230405213910083

    当在G端加上电压后,电子会聚集在氧化物下面,形成一条n沟道。由于n沟道本身导电,此时Drain 与 Source导通

    通常使用二极管时会将B和S连接到一起,或者一起接地,因此通常用VGS 来替换Gate和Body之间的电压

    由于制作芯片时有时无法做到这点,也有专门的公式来用来校准由于B和S电压差造成的误差(Body Effect)

    Gate部分构成平行板电容器。刚刚能产生N沟道的电压叫做threshold voltage Vt,低于这个电压则无法在body中构建n沟道。而Gate上多出来的电压叫做effective voltage / overdrive voltage,满足VGSVtvOV

    电容器两端的电荷 Q=CV=Cox(WL)vov

    Cox - oxide capacitance per unit area F/m2Cox=ϵoxtox,t是氧化物的thickness

    SiO2 的permittivityϵox=3.9ϵ0=3.98.854e12=3.45e11F/m

    W, L - 沟道的长度和宽度

    Vov增加时,平行板另一端电荷聚集的更多,一般画图时channel 的宽度表示电子的量,而不是电子实际的位置

    Small vDS

    我们想要计算此时从Drain 流向 Source 的电流iD

    i = electron density on channel surface * drift velocity

    electron density: |Q|L=CoxWvov

    drift velocity: μn|E|=μnvDSL

    μn 为mobility of electrons at the surface of the channel. 根据制作工艺的不同会不一样。

    iD=[(μnCox)(WL)vOV]vDS

    conductance: gDS=vDSiD=[(μnCox)(WL)vOV]

    我们定义process transconductance parameter kn=μnCox,因为这两个参数都是process technology 决定的

    我们在定义MOSFET transconductance parameter kn=kn(W/L) 为process transconductance 乘上 aspect ratio

    因此 gDS=1/rDS=knvOV

    image-20230405220938269

    以上推导全部仅限于vDS足够小的情况,形成的n沟道上的电子可以看作均匀排布,下面推导不够小时发生的情况

    When vDS increase

    image-20230405221003136

    vDS稍微大一些时,Drain一侧由于加大的电压,使Drain与Body之间构成的PN结耗尽层增大,更多自由电子落入空穴中,因此呈现在图像上就是Drain一侧变窄

    image-20230405221417400

    变窄后channel中的电子数量也相应变少,可以从上图看出,channel的面积代表电子的多少。

    我们可以用一个更窄的沟道来平替这个梯形沟道,等价的长方形沟道为VOV=VOV12VDS

    我们将新的VOV代入原先的公式

    iD=knvOVvDS=iDkn(vOV12vDS)vDS

    iD=kn[(vGSVt)vDS12vDS2]

    可以看到伏安特性实际时一个二次函数

    Channel Pinch off and Current Saturation - 夹断

    还是上面的图,可以看到当vDS高到一定程度后,channel在Drain端被夹断。Drain所形成的耗尽层导致Drain附近彻底没有电子。然而此时的电压足够大,让PN结工作在反向击穿的状态下。多余的VDS电压被施加在了PN结两端

    image-20230405222351087

    我们称此状态为saturation region(saturation mode of operation),相对应的,未夹断时叫做triode region,从原先晶体管时期得名

    The voltage at which saturation occurs VDS(saturation)=VOV=VGSVt

    diode connected mosfet - 指在电路中直接将Drain和Gate短接的MOSFET总是在Saturation region,因为VDS=VOV+Vt>VOV

    saturation的条件也可以改成VGDVOV

    代入之前的公式可以得到此时iD=12knvOV2

    image-20230405222750050

    Channel Length Modulation

    通常我们都忽略这个效应,assumeVDS>VOV时,channel的形状不再改变,因此才有上面的推论。

    但实际上,继续加压会导致channel末端远离Drain

    image-20230405223536205

    多余的电压被ΔL部分消耗

    之前的saturation时电流公式可以看到,iD1L

    因此vDS的增加会使channel变短,进而增加电流,而ΔLvDS相关

    ΔLvDS真的是线性相关吗?

    我们用λ作为系数将channel length modulation引入我们的公式

    iD=12kn(WLΔL)vOV2=12kn(WL)vOV2(1+ΔLL)

    ΔLL=λVDS

    iD=12knvOV2(1+λvDS)

    因此实际的i-v在saturation region会有一个等效电阻r0

    1/r0=λ12kn(WL)vOV2

    r0=1λiD,这里iD指刚到saturation region的电流

    image-20230405232805100

    我们一如一个电压VA,所有VOV情况下的saturation region的直线交x轴与点VA=1/λ

    因此VA=1/λr0=VAiD

    VA=VALVA is usually referred to as Early voltage, is entirely process-technology dependent. (因为λ就是)

    Early是人名

    因此,saturation region的large-signal quivlant circuit为:(左为不考虑,右边为考虑后)

    image-20230405233548617 image-20230405233131556

    NMOS - n-Channel MOSFET 总结

    image-20230405234627821

    PMOS - p-Channel MOSFET

    image-20230405234336435

    跟n沟道类似,不过全部反过来

    image-20230405234553922

    CMOS - Complementary MOS

    在同一片硅片上蚀刻出NMOS和PMOS两种MOSFET,在CMOS digital circuit 中很实用

    image-20230405234532109

    Technology Scaling

    每代新的制造科技都会对CMOS工艺产生影响

    Screen Shot 2023-04-09 at 3.56.23 PM

    Screen Shot 2023-04-09 at 3.56.37 PM

    1. Cox 一开始是通过降低厚度(tox)的方式增大的,到最新的科技tox无法继续降低了(漏电),因此换了新的材料

    2. PMOS与NMOS的μn,μp减少速度并不相同,最新的科技让两个更接近

    iDvGS characteristic of short-channel MOSFETs

    由于更短的沟道,channel length modulation更明显,并且有velocity saturation phenomenon,当电场强到一定程度后,电流达到最大值。

    同时,由于更短的沟道和更低的threshold voltage,MOS管会有Leakage current,叫做subthreshold condition

    image-20230409160611902

    Breakdown

    Weak avalanche: 一般发生在10V以上vDS,发生原因是D与B之间的pn结发生avalache breakdown,产生很大的电流

    Punch-through: D端上的电压过大导致耗尽层直接达到S,电流会突然增加,但不会造成permanent damage

    静电击穿:发生在金属氧化物的G极,电流过大会击穿电容,导致永久损坏,一般用二极管钳位G极电压,并导出多余电压

    由于以上集中breakdown,MOSFET虽然体积小,但不适合高压环境,所以有了BJT

    Body Effect

    https://www.bilibili.com/video/BV1Qo4y1Q7jZ/

    从上面的CMOS图可以看出来,当我们电路需要好多层的MOSFET做逻辑门时,无法让每个MOS的S与B链接。一般B会链接到最低电压的S级(最后一级MOSFET)这会导致对于前面的MOSFET 的VSB增大,SB之间的耗尽层变宽,S端沟道收窄,需要更大的Vt来将沟道维持为原来的宽度

    Vt=Vt0+γ[2ϕf+VSB2ϕf]

    Vt0 - Threshold voltage when VSB=0

    ϕf - physical parameter, typically 2ϕf=0.6V

    γ - fabrication-process parameter, γ=2qNAϵsCox,一般为0.4V

    q = 1.6e-19 C, NA - doping concentration, ϵs - permittivity of silicon

    Depletion-Type MOSFET

    正常情况下导通,当施加反向电压时,电容将电子推离n channel,截断电流

    image-20230409161251798 image-20230409161259726

    MOSFET Amplifier

    原理是让三极管工作在saturation模式下,此模式下iDSVOV呈二次函数关系

    因此transistor is basically a transconductance amplifier - amplifer whose input signal is voltage, output signal is current

    通过在DS上串一个电阻RD,可以将电流变相转换为电压,这样VDS=VDDiDRD

    image-20230409163044977

    Voltage-Transfer Characteristic(VTC)

    VTC就是voutvin characteristic

    上图中已经有了一个charasteric。在satuation region,代入iD=12knVOV2

    vDS=VDD12knRD(VGSVt)2

    因此是反过来的二次函数。B点是曲线斜率开始弯折的点,也是saturation与triode的分界点,可以求出它的坐标

    这个点上,VDS|B=VOV|B=VGS|BVt,代入上面的式子得到

    VDS|B=VDD12knRD(VOV|B)2=VOV|B,是一个关于VOV|B的一元二次方程

    由于电压不为负,因此VOV|B=1+1+2knRDVDDknRD

    Obtaining Linear Amplification by Biasing the Transistor

    image-20230409170024377

    我们在AB之间选择一点Q,叫做bias point/operation point/quiescent point,我们将输入电压分为直流和交流两部分

    vGS(t)=VGS+vgs(t)

    vgs(t)足够小时,MOSFET只在Q点附近工作,范围越小,越近似一条直线(linear)

    Av=vDSvGS|vGS=VGS

    Av=knVOVRD

    因此VOV越大,|Av|越大。而最大的点在B,因此最大的增益在B点处获得

    但是在B点,只有B点左侧的增益大,B点右侧进入triode region,不再有相同的VTC,因此选择Q点时应该尽量靠近B点同时预留出足够的Signal Swing的空间。当swing的空间不够大时,我们称它没有sufficient "legroom"

    image-20230409171238505 image-20230409171604879

    另一种方式来看VTC,跟横轴重合的线是VGS=Vt

    不同的RD取值会改变load line的斜率,这条load line跟不同VGS的线的交点构成VTC

    可以看到RD对gain也有影响,而不同的RD取值范围也对signal swing 有影响

    Small Signal Operation and Models

    image-20230409210244377

    从上面的analysis继续,vGS(t)=VGS+vgs(t)

    iD=12kn(VGS+vgsVt)2

    iD=12kn(VGSVt)2+kn(VGSVt)vgs+12knvgs2

    第一项是直流component ID, 我们要找iD(t)=ID+id(t) 中的最后一项

    id(t)=kn(VGSVt)vgs+12knvgs2

    vgs<<2VOV时,二次项可以忽略不计,变成id(t)kn(VGSVt)vgs

    此时gm=knVOV

    注意这里VOV用的大写,是dc bias得到的直流电压,这里的证明跟之前求的其实是一回事,不过这次变相证明了小电流条件

    从结果来看与我们想要的相符 - 用dc bias控制amplifier gain,小电流模型要的vgs<<2VOV相当于指之前说的电压输入的要离Q近可能近

    关于gm,可以导出三种公式,用于选MOSFET型号时的参数

    首先就是上面的gm=knVOV

    从之前的ID=12knVOV2 得到 VOV=2IDkn, kn=2ID/VOV2

    带回第一个式子

    gm=2IDkn=2knW/LID, gm=2IDVOV

    高下立判:给定bias current,gmW/L; 给定kn (也就是MOSFET整个),gmID

    Small signal equivlant model

    Hybird-π equvialent model(名字从BJT来的)

    image-20230409210256861

    T-model

    image-20230409212014840 image-20230409212023252

    左侧是将Hybrid-π model转化成T model的过程,转化时保证了ig=0, vgs不变,因此两个电路完全等价。右侧的b是BJT的,直接忽略就好

    当S级接电阻时,直接上T model,这样可以将等效电阻跟Rs串联在一起处理

    Modelling Body effect

    image-20230409212815338

    一般在纸笔计算阶段忽视掉

    由于VSB的增加会导致需要的Vt增加,那么可以反过来想,VBSVGS起到相同的效果,此时body acts as a backgate

    Back transconductance = gmb=iDvBS|VGS=constant,VDS=constant=χgm where χVtVSB=γ22ϕf+VSB, χ一般为0.1-0.3

    这部分的证明不是书上不是很详细?只说了iD depends on vBS through the dependence of Vt on VBS,偏微分后好像是这个答案,但这句话不是很理解?

    Basic Configurations

    Characterizing Amplifiers

    image-20230410150344010

    image-20230410150358762 image-20230410150409299

    Characterization of amplifier as a functional block,下面是两种变形

    Rin - 输入阻抗,对于unilateral amplifier circuit (do not contain internal feedback),Rin is independent of RL

    Avo - open-circuit voltage gain, Avo=vovi|RL=,输出阻抗为无穷大时的增益

    Ro - 输出阻抗,当输入为vi=0时,从输出端看到的阻抗

    Av - voltage gain of the amplifier proper, Avvovi=AvoRLRL+Ro (实际输出会有分压)

    Gv - overall voltage gain Gvvovsig=RinRin+RsigAv (输入分压,输出也分压)

    Gm - short-circuit transconductance,Gm=iovi|vo=0,是Norton equivalent 中电流源的参数,将RL短路后得到的电流/输入电压,Avo=GmRo

    Common Source

    image-20230410151339316 image-20230410151357527

    Rin=

    Avo=gmRD

    Ro=RD

    Av=AvoRLRL+Ro=gmRDRLRL+RD=gm(RL||RD)

    Gv=Av=gm(RL||RD)

    优势:输入阻抗极高

    劣势:输出阻抗跟放大倍率挂钩,降低输出阻抗会导致放大倍率降低

    在高频下表现不佳,一般将CS 和 CG一起使用

    CS with a Source Resistance

    https://www.bilibili.com/video/BV1rR4y1w7j9/?spm_id_from=..0.0

    在Source的一个电阻可以起到negative-feedback的作用

    image-20230410215447685 image-20230410215455945

    当Source端接有电阻时,无脑上T model

    单看Vsig,Rsig以及两个电阻组成的环路,可以看到,现在实际的vgsRs进行了分压,因此影响了放大倍率

    首先,电流源的电流是不变的iD=gmvgs,输出的电阻也不变,因此找到vgs现在与vin 的关系就可以得到新的gain

    注意,vivsig

    vgs=1/gm1/gm+Rsvi

    Avo=vovi=gmvgsRDvi=gm1/gm1/gm+RsRD=RD1/gm+Rs=gmRD1+gmRs

    可以看到,对比没有RS时,gain是原来的11+gmRs (原来Avo=gmRD)

    但是由于vgs 现在时被分压后的电压,因此我们的voltage swing变大了,现在输入电压可以有更大的范围

    因为Rs有negative feedback的作用,Rs也叫做source-degeneration resistance

    何以见得negative feedback?

    从另一个角度来看,当iD增加时,VGS=VGiDRS

    当电流(假如受到轻微扰动)变大时,VGS减小,导致iD变小回去

    当电流减小时,VGS增大,让iD再次变大

    一个类似运放negative feedback loop的方式将输出卡在它该在的位置上a

    后面bias里面有对于Rs如何降低温度对MOSFET的影响的讨论

    更细节的分析在S&S Ch11

    从上面的gain的function Avo=RD1/gm+Rs可以得到结论,在小电流模型中

    Voltage gain from gate to drain = - Total resistance on Drain / Total resistance in source

    这个公式对CS amplifier都适用

    Av=RD||RL1/gm+Rs

    需要注意的是虽然T-model中的v_sig 有一个 r_sig分压,但实际上那里是虚短vin=vsigRin=Gv=Av

    Common Gate

    Rin=1/gm

    可以通过虚短的性质判断vgs=vi,或者对运放的那个电阻做欧姆定律iD=vi1/gmvo=iDRD=viRD1/gm=gmRDvi

    注意1/gm电阻中电流实际流向时从下到上

    Avo=gmRD

    除了正负号不同外,gain的表达式跟CS一致, gain = Total resistance on Drain / Total resistance on Source

    当接上Load电阻RL时,Av=RD||RL1/gm,Gv=RD||RLRsig+1/gm

    CG的特性时Rin极低,优势是对高频信号的反应很好,一般用于接受来自低阻抗信号源的高频信号,比如导线

    通常将CG和CS合起来使用互相弥补短板

    Common Drain (source follower)

    The need for source follower

    一般我们进行信号处理时要进行阻抗匹配,通常是输入电阻尽可能大,输出电阻尽可能小,这样电路的接受能力和驱动能力都会提升。然而,当无法实现时,可以通过source follower来解耦

    image-20230411134522346 image-20230411134530598

    image-20230411134545846

    Rin=

    从电路可以看出来,整个amplifier是一个voltage divider

    vo=RLRL+1/gmvi, Av=RLRL+1/gm

    根据定义,Avo是输出负载无穷大时的gain,因此Avo=limRLRLRL+1/gm=1

    当输入为0时,Ro=1/gm

    因为输入电阻无穷大,Gv=Av=RLRL+1/gm

    Output Resistance ro (channel length modulation)

    对于source端没有电阻的amplifier,添加ro相对容易,因为可以直接当成跟输出电阻并联

    但对于CS with source resister 和CG来说,添加ro就比较难了。不过实践证明不考虑造成的误差并不高

    nevertheless,在analysis中,ro must always be taken into account

    Biasing

    最直球的方法就是给VGS一个直流电压(用voltage divider),但是这并不是理想的设计,观察电流公式:

    ID=12μnCoxWL(VGSVt)2

    对于制造出的三极管,Vt,Cox,W/L都不尽相同,并且Vt,μn跟温度相关,因此如果直接用相同的电压会导致不同的三极管有完全不同的iDvGS charasteristic

    image-20230411140317695

    因此,我们用上之前说到的Rs

    image-20230411140454647 image-20230411140502107 image-20230411141421723

    有了这个Rs的存在,VGS=VGiDRSiD=VGRS1RSVGS

    因此,实际的工作电流时两个公式的交点

    {iD=12kn(VGSVt)2iD=VGRS1RSVGS

    可以从图像中看到,如果两个元器件kn不同,实际的iD差别很小,这也就是之前提到的negative feedback

    如果有两个电源,我们可以使用第三幅图的alternative solution

    Drain-to-Gate Feedback Resistor

    另一种方式也可以做出feedback,使用一个RD链接Drain和Gate,这种方式VGS=VDS=VDDRDID,也能达到feedback的效果

    image-20230411141736377

     

    Discrete Circuit Amplifiers

    通常设计amplifier时我们先实现dc bias,然后用容量较大的电容隔离直流信号,加入交流部分。这种方式设计的叫做 capacitively coupled amplifiers

    这也是小电流模型与dc bias 模型有区别的核心

    image-20230411143716254 image-20230411143728274

    image-20230411143736654

    CS - bypass capacitor, signal current bypasses the resistnace RS

    CC1,CC2 - coupling capacitor

    Amplifier Frequency Response

    image-20230411143852765

    amplifier bandwith: BW=fHfL

    由于一般频率都是log scale,fL<<fH,因此BWfH

    在amplifier设计时,一般最大频率(BW)与gain 是一个trade off,两个一般不能同时增大,因此有了一个参数 gain-bandwidth product

    GB=|AM|BW

    CMOS Digital Logic Circuits

    Combinational Circuits: The output at any time is a function only of the values of input signals at that time. These circuits do not have memory and do not employ feedback.

    image-20230412004707924

    如图为一个inverter CMOS电路图,由此引出General Structure of CMOS logic

    PMOS可以当作active low的开关,NMOS当作active high的开关

    image-20230412004805190

    Pull-up network 由 PMOS pull-up transistor 构成

    Pull-down network 由 NMOS pull-down transistor 构成

    为什么不能反过来或者混用?猜测是反过来的话无法invert,而如果混用则制作工艺太复杂

    有了这个inverter之后任何电路都能实现,但如果反过来无法invert那么很多功能实现不了(猜测)?

    image-20230412005048327

    一个CMOS电路例子,Gate上有个圆圈的代表是PMOS(active low)

    可以看到,上下是dual circuit(上面的并联是下面的串联,下面的串联是上面的并联)

    上半部分实现的是Y,下半部分实现的是Y,因此,知道PUN后即可通过boolean algebra推出PDN,反之亦然

    PUN 使用的是PMOS,因此所有的信号都必须是取反的形式,上面这个就是Y=A+B(C+D)

    PDN使用的是NMOS,因此所有信号都是正的形式,但最终结果是Y,上面这个是Y=A(B+CD)

    有些时候无法将function化简为只含有正信号或只含有负信号的形式,比如XOR,Y=AB+AB

    image-20230412005804007

    解决方式是将信号前面加上普通的inverter,这样上面这个图实际需要8 + 2*2 = 12个MOSFET(每个负的信号需要多两个)

    上面电路中,PDN和PUN严格意义上不是dual circuit(不是串联换并联,并联换串联),但这两个在逻辑上是等价的,并且严格意义上的dual circuit也是可以用的,只是这里没有用

    VTC of MOSFET inverter

    先来看只有一个MOSFET组成的inverter

    image-20230412010116618

    熟悉的VTC,跟之前MOSFET amplifier的完全一致

    image-20230412154210183 image-20230412155110398

    VOH - Output High level; VOL - Output Low Level

    VIL - Maximum value of input interpreted by the inverter as a logic 0

    VIH - Maximum value of input interpreted by the inverter as a logic 1

    NML=VILVOL - Noise margin for low input

    NMH=VOHVIH - Noise margin for high input

    Noise margin for low input不是直接VIL0,因为在数字电路中输入电压往往来自另一个cmos network

    在右图表示了一些比较关键的点

    两个Slope = -1的点划分出来了transistion region,注意transistion region并不是saturation region,它还包括了一部分triode region(saturation region是严格递减的二次函数)

    M是VO=VI的点,considered to be the midpoint of VTC, the point at which the inverter switches from one state to the other

    图中展示的叫做Resistively Loaded MOS Inverter

    从之前amplifier的公式可以知道,VDS=VDDiDRD

    因此,在transition region,如果想让线路更陡,我们需要更大的RD

    由于在集成电路上放置大电阻很消耗芯片面积,因此往往用一个Gate接地的PMOS来代替,叫做Pseudo-NMOS inverter

    可以在后面分析CMOS的ivo图中看出来,如果是电阻的话,将会是一条直线与NMOS operation curve的交点,而PMOS则是一条曲线,通过选择不同型号的PMOS即可替代电阻

    为了使VOL足够小,RD斜率要很小才能在很早的地方与curve相交

    image-20230412155922559 IMG_345DEB56668A-1

    CMOS Inverter

    无论怎么调整,只有一个MOS的inverter终究会遇到问题,要么是VOL不够低,要么是驱动能力太低

    于是CMOS Inverter横空出世

    image-20230412162142896

    image-20230412162149795

    假设load的current不是很大,那么两种情况下导通的那个MOS管都工作在Triode region,于是等效电阻:

    rDSN=1kn(VDDVtn), rDSP=1kp(VDDVtp)

    (即使不是,在saturation region所能到的驱动电流也不小)

    一些CMOS Inverter的特性

    Static power dissipation = 0,如果不计leakage current,那么在high与low状态没有任何电流通过,后面会分析switching power

    Input resistense is infinite, inverter can drive an arbitarily large number of similar inverters with no loss in signal level

    output resistance is low (low output resistance -> less sensitive to noise and other disturbances)(why?)

    Output voltage level 0~VDD,最大化voltage swing,同时也可以最大化noise margin

    VTC of CMOS inverter

    image-20230412163507260 output

    红色线是NMOS的load line,蓝色是PMOS的load line

    横坐标Vo,纵坐标ID

    注意橙色线的交点,横向的橙色实线代表VI,所以右图中橙色交点构成的轨迹跟左图中心对称

    动图可以比较直观的看出不同阶段两个MOSFET分别工作在哪种模式,二次函数的曲线就是triode,水平的就是saturation

    https://www.desmos.com/calculator/giidj1m8kx

    iDp={kp[(VDDVI|Vtp|)(VDDVo)12(VDDVo)2],VoVI+|Vtp|(triode)12kp(VDDVI|Vtp|)2,VoVI+|Vtp|(saturation)iDn={kn[(VIVt)Vo12Vo2],VoVIVtn(triode)12kn(VIVt)2,VoVIVtn(saturation)

    找到VIH,VIL

    首先找到对应的区间,然后对方程进行differential by part

    VIH发生在NMOS saturation,PMOS Triode,从上面把公式抄下来

    12kn(VIVt)2=kp[(VDDVI|Vtp|)(VDDVo)12(VDDVo)2]

    两边同时对VI求导

    kn(VIVt)=kp[((VDDVI|Vtp|)dvodvI(VDDVo))(VDDVo)dvodvi]

    代入VI=VILdvodvI=1,并假设kn=kp

    VILVt=VDDVIL|Vtp|VDD+Vo(VDDVo)=VILVDD+2Vo|Vtp|

    假设Vt=|Vtp|

    2VIL=2VoVDDVo=VIL+VDD2

    将这个带回到求导前的公式可得

    VIL=18(3VDD+2Vt))

    这步我手推没推出来,但带回去确实没问题

    VIH可用相同方法,或者因为假设了kn=kp,因为对称性,VIH+VIL=2(VDD/2)

    VIH=18(5VDD2Vt)

    那么可算

    NMH=VOHVIH=VDDVIH=18(3VDD2Vt)

    NML=VILVOL=VIL=18(3VDD+2Vt)

    上面的desmos动图以及VTC都是assume kn=kp,Vtn=|Vtp|,实际生产中,由于μp=0.250.5μn,PMOS的Width要大一些才能使kn=kp

    这样的代价则是PMOS所需面积变大,甚至导致寄生电容增大

    我们可以计算VM的偏移,在中间的竖线上,两个MOS都是saturation region

    12kp(VDDVI|Vtp|)2=12kn(VIVt)2

    此时,代入M点电压特性VI=VO=VM

    kpkn(VDDVM|Vtp|)2=(VMVt)2

    r=kpkn

    VM=r(VDD|Vtp|)+Vtnr+1

    image-20230413000958836

    可以看到如果不对称的话,其实影响并不是很大(当然VTC曲线会变化),但是如果愿意接受VM的偏移,实际上剩下的芯片面积会很多

    image-20230413001134511

    Dynamic Operation of CMOS Inverter

    Propogation Delay

    image-20230416141445271 image-20230416141501073

    由于寄生电容的存在,每次切换CMOS状态时都相当于RC充电电路(后面会细说),这会导致延迟。因此

    Propogation Delay: tPHL,tPLH

    分别代表在输入vI状态切换后(经过VM),输出也切换(到VM之间的时间)

    并且定义tP12(tPLH+tPHL)

    P - Propagation, T - Transition

    HL - High to Low, LH - Low to High

    通常Inverter的输入来自上级Inverter,因此输入往往也有rise and fall times tr,tf

    这样会产生额外的延迟,叫做Transition Times tTHL,tTLH

    这四个时间是输出10%90%(VOHVOL)+VOL期间变化的时间

    Step response y(t)=Y(YY0+)et/τ

    Calculation of Delay

    image-20230416150022096 image-20230416150033969

    用Step response的方式来分析

    最开始NMOS处于cutoff,t = 0时突然进入saturation。Vo 一直处于VDD (A点跳到E点)

    NMOS开始导通,但由于还是saturation,电流恒定 (E到F)Cdvodt=12knVOV2

    直到由于电容的放电,Vo(就是VDS)降低到VOV一下,进入Triode region,因此F点坐标为Vo=VOV=VDDVt

    从此开始进入Triode放电模式 (F到M)Cdvodt=kn(VOVVo12Vo2)

    可以看到,两边其实都是first order differential equation,可以通过求积分的方式得到t

    不过得到的公式也很复杂,因此我们引入一个approximation - 整个电容放电的电流恒定为Iav,取E点与M点的电流平均值

    Iav=12(ID(E)+ID(M))=12kn(12VOV2+VOVVDD212(VDD2)2)

    代入VOV=VDDVtIav=12kn(78VDD232VDDVt+12Vt2)=kn(74VDD23VDDVt+Vt2)

    根据电荷守恒有IavtPHL=Q=CΔV=CVDD2

    这样tPLH=αnCknVDD, αn=2/[743VtVDD+(VtVDD)2]

    同理,tPHL公式相同,只不过相应的参数变成PMOS的参数

    上升沿和下降沿时间match的条件是tPLH=tPHLαn=αp&kn=kpVtn=Vtp&kn=kp

    尽管时间跟kn是负相关的,但无论是通过kn降低还是(W/L)降低都会增加C,所以要优化出合适的kn

    Velocity Saturation Effect

    在实际制造中,velocity saturation effect会导致实际流过的电流比理论上小,因此可以用另一种方式来估算时间

    这在某种程度上简化了我们的分析,因为一般即使在triode region的M点理论电流也会受到影响,因此整个放电过程可以将PMOS和NMOS等效成电阻变成RC电路

    image-20230416152604522

    image-20230416152612794

    根据电路,0.5=etPHL/RNCtPHL=ln(0.5)RNC=0.69RNC

    同理,tPLH=0.69RPC

    RN,RP的值一般通过实验测得,一般取一个unit sized transistor,aspect ratioWeff/Leff,测得其等效电阻为Reff

    R=Weff/LeffWp/LpReff

    Ramp-input Voltage

    上面的两种分析输入都是方波,而实际应用中,正如之前说的一样,Inverter的输入通常来自另一个Inverter,因此也有上升沿。这会导致电容开始放电时,电路并不是像我们分析的一样完全断开的,而是两个MOS都会参与。因此有经验公式

    tPHLRNC, tPLHRPC

    Capacitance of CMOS

    image-20230416154949428

    Cg3,Cg4为下一个Inverter导致的电容

    CgdCdb分别为MOS管的寄生电容(Cgs,Csb 不影响自己切换时间,影响的是上一个Inverter的切换时间)

    Cw 为 wiring capacitance

    image-20230416154956021

    Cgd进行miller multiplication,可转化成两边的等效电容,左侧的不影响这个Inverter的切换时间

    因此C=2Cgd1+2Cgd2+Cdb1+Cdb2+Cg3+Cg4+Cw

    连接到VDDCdb2也可以等效成接地的,因为我们输出只在VDD与0变化,所以只是充放电状态相反,其它完全相同

    通常,我们让fanout of 4来定义一个technology的Typical Delay,也就是输出会接到4个其它的Inverter上

    C=2Cgd1+2Cgd2+Cdb1+Cdb2+4(Cg3+Cg4)+Cw

    米勒效应 S&S 10.2.5

    image-20230416155952524

    上图是Miller Equivalent Circuit

    我们假设Node1和Node2链接电路的其他部分,而V2=KV1

    这时,我们可以将Impedeance Z等效成两个分别对地的Impedeance,值如图所示

     

    在我们这个MOS电路中,当切换状态时,VI上升ΔVVo下降ΔV,相当于电容两端电压变化了2ΔV。因此Miller equivalent的K=2

    Transistor Sizing

    Inverter大小取决于transistor的大小,而transistor的大小与W/L aspect ratio 直接相关

    定量分析Aspect Ratio对tP的影响

    当我们把aspect ratio 增大S倍,internal capacitance增加S倍C=SCint0+Cext

    对于MOSFET Velocity Saturation 导致的内阻,我们用equivalent resistance Req=12(RN+RP)

    这样,tP=12(tPLH+tPHL)=0.69ReqC

    当aspect ratio 增大S倍时,内阻减小Req=Req0/S

    tP=0.69Req0S(SCint0+Cext)=0.69Req0(Cint0+1SCext)

    由此可见,aspect ratio的增大不影响内部电容对tp的影响,而是会弱化外部电容对tp的影响影响,设计时需权衡S增大导致的面积增长

    等效 Aspect Ratio

    等效aspect ratio可以像电容一样在电路中被计算出来,通常,我们设计Inverter时的思路是等效PDN aspect ratio与最基础的inverter的aspect ratio相同,PUN也是 (worst-case gate delay equal to that of the basic inverter)

    Rseries=RN1+RN2+=Weff/LeffWN1/LN1Reff+Weff/LeffWN2/LN2Reff+=WeffReffReff(1WN1/LN1+1WN2/LN2)

    (W/L)eq(series)=1/(1(W/L)1+1(W/L)2+)

    同理, (W/L)eq(parallel)=(W/L)1+(W/L)2+

    image-20230416185122273 image-20230416185215057

    可以看到,NAND Gate(左)每个NMOS都要4n的aspect ratio,而对于NOR Gate(右),每个PMOS要4p

    考虑到通常制作工艺下,PMOS的aspect ratio要大一些(因为空穴导电能力没有电子强,μp一般低一些,为了保证kn=kp,需要做的更大,新的工艺有的可以做到几乎相同)

    因此,NAND Gate比NOR更省空间

    NAND Gate下面每个都是4n,因为当电流流过时,VDS压降被4个MOS平均分压,因此电流更小了。要记得等效aspect ratio是由Velocity saturation导致的电阻计算的

    Fan-in and Fan-out

    正如上面对电容进行的分析,更多的Fan-in和Fan-out会导致Transistor的增多,进而增加等效电容C。因此一般过多的fan-in会在设计过程中被factor out

    Driving Large Capacitance

    当要很强的驱动能力时,我们需要更小的电阻,但单纯的增加aspect ratio增加面积会导致电容增大很多,使控制电路延迟增大

    因此我们使用逐渐变大的Inverter Chain,这样既能隔离开驱动带来的影响,也能达到更快的速度

    image-20230416191500831

    如图所示,这个chain中,每个inverter的aspect ratio是上一个的x倍,因此每两个inverter之间的τ=Rxn2xn1C=xCR传递到下一个inverter的τ=xCR,并且全部是一致的,因此它们最后合起来的τtotal=nxCR

    当我们最后一级(最大的,实际驱动的Inverter)的τ也等于这个值时,我们的tp最小,即Rxn1CL=xCRxn=CLC

    数学上可以证明,当delay最小时,x=e=2.718,因此通常取x = 2.5~4

    假如你只用两层,其实也算是chain,只不过可能会得到不是很好的x值,但只要用了,就会让最左侧的控制信号感受到最小的电容,实现某种程度的隔离

    Power Dissipation

    Static Power Dissipation - Power dissipation when the inverter is not switching

    Dynamic Power Dissipation - Power dissipation when inverter switches states

    image-20230416163100731

    将RC电路看成一个整体,P=vRi(t)+vCi(t)=(vR+vC)i(t)=VDDi(t)

    Etotal=VDDi(t)dt=VDDQ=CVDD2

    由于电容储能12CVDD2,多的那些能量由电阻消耗

    因此Edissipated=CVDD212CVDD2=12CVDD2

    充电放电都是相同的公式,因此一个完整的周期,Edissipated/cycle=CVDD2

    Pdyn=fCVDD2

    还有另一部分dynamic power,来自直接流过两个MOSFET的电流。设想在VI逐渐上升的过程中,NMOS导通电流逐渐提高,PMOS逐渐下降,因此会有一部分电流不经过电容,而是直接流经VDD - PMOS - NMOS - GND

    image-20230416163246617

    这个图像可以参考上次的动图,新加了两条绿线表示ivi

    https://www.desmos.com/calculator/trjng25kd4

    PDP & EDP

    Power-delay product - PDPPDtP=fCVDD2tp

    当inverter工作在最大频率下(正弦波)时,T=2tpf=12tP

    PDP=12CVDD2

    Physical interpretation - energy consumed by the inverter for each output transition

    不过由于PDP的表达式没有tP,并且降低VDD会使tP变长影响最大频率,因此引入新的名称

    Energy-delay product - EDPPDP×tP=12CVDD2tP

    参考: stm32 GPIO的三种频率模式,越低的频率功耗越低

    https://www.bilibili.com/video/BV18V4y1Z79X/

    Deep-Submicron Design

    Screen Shot 2023-04-16 at 7.28.31 PM

    一个更全的Scaling的图

    当把MOS做的更小时,Leakage Current会增大,之前提到交sub-threhold condition,会导致更大的功耗。温度更高时,Vt下降,进一步增加Leakage Current。同时也会导致更大的Dynamic Power(记得之前的α是跟Vt有关的函数)。然而Vt在另一个角度上又决定了驱动能力。因此有一种Multi-Vt technology,对不同区域的MOSFET使用不同的Vt,也可以通过Body Effect实现。

    很多时候芯片为了省电会直接关停某一整片不用的区域,那片区域的Capacitance不再产生功耗,叫做Power Gating。用于控制关断的开关MOS使用Multi-Vt technolgy实现low leakage。